字段 字段内容
001
005
010
100
101
102
105
106
200
210
215
320
606
610
690
692
701
801
856
905
999
0199008399
19990712101337.0
$a: 7-81012-808-6$d: ¥12.00
$a: 19990401d1998 ekmy0chiy0120 ea
$a: chi
$a: CN$b: 110000
$a: ak a 000yy
$a: r
$a: 复杂数字电路与系统的 Verilog HDL 设计技术$A: Fu Za Shu Zi Dian Lu Yu Xi Tong De Verilog HDL She Ji Ji Shu$f: 夏宇闻编著$F: Xia Yu Wen Bian Zhu
$a: 北京$c: 北京航空航天大学出版社$d: 1998
$a: 195页$c: 图$d: 26cm
$a: 有书目。
$a: 计算机辅助设计$x: 数字电路$3: S1998000133
$a: 硬件描述语言
$a: TN790.2$v: 4
$a: 73.76032$v: 3
$a: 夏宇闻$A: Xia Yu Wen$4: 编著
$a: CN$b: BUPTL$c: 19990715
$u: http://202.112.99.33/bookhtm/index.asp$z: 本书有电子资源,点击此处可浏览全文
$a: BUPTL$b: 755069-71$d: TN790.2$e: X178$r: ¥12.00
$a: 5$b: 3$e: 19990053

北京创讯未来软件技术有限公司 版权所有 ALL RIGHTS RESERVED 京ICP备 09032139

欢迎第4811268位用户访问本系统