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001 005 010 100 101 102 105 106 200 205 210 215 225 410 606 690 701 801 905	01h0387316 20191120111901.0 $a: 978-7-121-34898-3$d: CNY99.00 $a: 20191115d2018 em y0chiy50 ea $a: chi $a: CN$b: 110000 $a: ak z 000yy $a: r $a: 基于Quartus Prime的数字系统Verilog HDL设计实例详解$A: ji yu Quartus Primede shu zi xi tong Verilog HDL she ji shi li xiang jie$f: 周润景, 李志, 张玉光编著 $a: 第3版 $a: 北京$c: 电子工业出版社$d: 2018 $a: 460页$c: 图$d: 26cm $a: EDA应用技术$A: EDA ying yong ji shu $1: 2001 $a: EDA应用技术 $a: VHDL语言$x: 程序设计 $a: TP312VH$v: 5 $a: 张玉光$A: zhang yu guang$4: 编著 $a: CN$b: BUPT$c: 20191115 $a: BUPT$d: TP312VH$r: CNY99.00$e: Z677=3

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001
005
010
100
101
102
105
106
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205
210
215
225
410
606
690
701
801
905

01h0387316
20191120111901.0
$a: 978-7-121-34898-3$d: CNY99.00
$a: 20191115d2018 em y0chiy50 ea
$a: chi
$a: CN$b: 110000
$a: ak z 000yy
$a: r
$a: 基于Quartus Prime的数字系统Verilog HDL设计实例详解$A: ji yu Quartus Primede shu zi xi tong Verilog HDL she ji shi li xiang jie$f: 周润景, 李志, 张玉光编著
$a: 第3版
$a: 北京$c: 电子工业出版社$d: 2018
$a: 460页$c: 图$d: 26cm
$a: EDA应用技术$A: EDA ying yong ji shu
$1: 2001 $a: EDA应用技术
$a: VHDL语言$x: 程序设计
$a: TP312VH$v: 5
$a: 张玉光$A: zhang yu guang$4: 编著
$a: CN$b: BUPT$c: 20191115
$a: BUPT$d: TP312VH$r: CNY99.00$e: Z677=3