字段 字段内容
001
005
010
100
101
102
105
106
200
210
215
225
305
306
314
320
410
500
606
690
701
702
801
905
01h0473348
20230417171338.0
$a: 978-7-121-42773-2$d: CNY59.00
$a: 20220308d2022 em y0chiy50 ea
$a: chi$c: eng
$a: CN$b: 110000
$a: a a 000yy
$a: r
$a: Verilog HDL数字设计与综合$A: Verilog HDLshu zi she ji yu zong he$d: Verilog HDL a guide to digital design and synthesis$e: 本科教学版$f: (美) Samir Palnitkar著$g: 夏宇闻, 胡燕祥, 刁岚松等译$z: eng
$a: 北京$c: 电子工业出版社$d: 2022
$a: 10, 296页$c: 图$d: 26cm
$a: 国外电子与通信教材系列$A: guo wai dian zi yu tong xin jiao cai xi lie
$a: 据原书第2版译出
$a: 由Pearson Education (培生教育出版集团) 授予出版
$a: 责任者规范汉译姓: 帕尔尼卡
$a: 有书目
$1: 2001 $a: 国外电子与通信教材系列
$1: 0$a: Verilog HDL a guide to digital design and synthesis$m: Chinese
$a: 电子电路$x: 电路设计$x: 计算机辅助设计
$a: TP312VH$v: 5
$a: 帕尔尼卡$A: pa er ni ka$g: (Palnitkar, Samir)$4: 著
$a: 刁岚松$A: diao lan song$4: 译
$a: CN$b: 人天书店$c: 20220308
$a: BUPT$d: TP312VH$r: CNY59.00$e: P118(3)

北京创讯未来软件技术有限公司 版权所有 ALL RIGHTS RESERVED 京ICP备 09032139

欢迎第8059014位用户访问本系统